Hola, alguno tiene el final que tomaron ayer ??, gracias !!
Saludos.

fijate si lo subieron a foronix o en el facebook ,utn -solo consultas -. Espero que te haya sido util la info .

Hola! mira, volvieron al modelo anterior.. no lo tengo, pero te cuento que la primera parte era teorico (te restaba si estaba mal) y la segunda practica - es muuuuuy parecido al final del 24 de febrero de 2009
Era algo asi:

Teoria - parte I
1) Al conjunto de bits que se acceden por vez se lo denomina PALABRA DE MEMORIA
2) La caracteristicas de los buses con que medimos la cantidad de bits que se transmiten por unidad de tiempo se denomina VELOCIDAD DE TRANSFERENCIA
3) Una aplicacion que precise enviar y recibir datos de un dispositivo de E/S utilizando DMA realizara operaciones de TRANSFERENCIA
4) no me la acuerdo

Teoria - Parte II
V/F - justificar por Falso
1) la segmentacion paginada obliga a que ambas unidades de la MMU esten activas para el mapeo de direccion - V
2) el rango del exponente en formato de doble precision del IEEE es (-1023, +1024) - V
3) Una instruccion de llamada o retorno se clasifica como instruccion de salto o bifurcacion - V
4) una instruccion con formato 'mnemonico reg2, reg1' es una instruccion que no requiere acceso a memoria principal - V
5) una cuadruple palabra es un tipo de dato de 64 bits - V

La practica no restaba
el 1° ejercicio te daban dos instrucciones Assembler y tenias que decir
a) direccion fisica de la 1° instruccion
b) modo de direccionamiento de las instrucciones
c) decir cual es el valor binario del acumulador al terminar de ejecutarse la segunda instruccion

el 2° ejercicio, te daban la representacion de los campos de una direccion fisica vista desde el controlador de cache:
ETIQUETA - LINEA - 5 BITS
Y la cache tenia 64 lineas
Preguntaban
a) Cantidad de bits para identificar la linea
b) tamaño de la MP
c) tipo de correspondencia
d) Tamaño de la linea de cache
e) Tamaño del bloque en MP

Espero te sirva! Muchaaa Suerteee!!!
Vanesa