Hola gente. Escribo para ver si alguien me puede dar una mano. Estamos haciendo un TP para Arquitectura de computadoras y ya lo tengo casi terminado, pero hay algunos puntos que no termino de entender qué me pide, o cómo resolver:

1) Sabiendo que la fase fetch consta de 5 microoperaciones, a saber:


f1 = F.t0 IP -> MAR
f2 = F.t2 Contenido de palabra de memoria -> MDR
f3 = F.t5 MDR -> IR
f4 = F.t1 IP + 1 -> IP
f5 = F.t7 0 -> F


Implementar esta lógica con una memoria PLA (ayuda: el estado del flag F y los ti son las entradas y las fi las salidas)


Primero que nada qué sería una memoria PLA? Y como implementaría esta lógica?




2) Una CPU tiene un reloj de 1GHz. ¿Cuanto tiempo es un ciclo de máquina para esta CPU?

Establecí, si no me equivoco, que cada pulso de reloj sería de 1 nanosegundo. Pero cuanto tiempo sería un ciclo de máquina?


Cualquier ayuda se agradece.

Saludos!

Con respecto a la pregunta 1), creo que es esto:

Si te fijas en el libro de Quiroga hay una página en el capítulo 6 o 7, no recuerdo bien, dónde hay uno parecido. El de la imagen es un modelo rápido que encontré en Google xD, tratá de usar de base/modelo el que está en el libro de Quiroga.
PLA significa Arreglo Lógico Programable (Progammable Logic Array). Acá tenes bien detallado: http://logica-digital.blogspot.com.ar/20...orias.html (busca la palabra PLA y a la tercera más o menos te explica qué es).

2) Si un pulso de reloj dura 1 nanosegundo entonces un ciclo de máquina serían 8 nanosegundos.
El ciclo de máquina sería t0, t1, t2, t3...t7. Como cada pulso es 1 nanosegundos, 8 pulsos serían 8 nanosegundos.

Suerte.

Creo que entiendo más o menos lo que me planteas en la primera parte. Voy a ver que puedo hacer jeje.

La segunda yo también lo pensé así. Pero lo que me llamaba la atención es que en el libro de Quiroga menciona que un ciclo de máquina puede ser de 4, 8, 16 tiempos y esto es lo que no me parece aclarar el enunciado del TP.

Gracias por la mano!